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AVALIAÇAO DO DESEMPENHO DA ARQUITETURA SRAM 3D UTILIZANDO TS IBD

EDIÇOES NOSSO CONHECIMENTO
11 / 2025
9786209284243
Portugués

Sinopsis

O empilhamento 3D de dispositivos lógicos e de memória é essencial para manter a lei de Moore em vigor. Na integraçao 3D, os dispositivos de memória podem ser empilhados na parte superior dos processadores. A arquitetura de memória 3D baseada em TSV permite a reutilizaçao de chips lógicos com várias camadas de memória. A memória 3D convencional sofre com sobrecarga de velocidade, energia e rendimento devido à grande carga parasítica do TSV e variaçoes PVT entre camadas. Para superar essas limitaçoes, este artigo apresenta o projeto físico de uma arquitetura semi-mestre-escravo (SMS) de SRAM 3D que fornece uma interface lógica-SRAM de carga constante em várias camadas empilhadas e alta tolerância para variaçoes em PVT entre camadas. O esquema SMS é combinado com TSV diferencial auto-sincronizado (STDT), empregando um esquema de rastreamento de carga TSV para obter uma pequena oscilaçao de tensao TSV para suprimir os sobrecustos de energia e velocidade da comunicaçao de sinal TSV entre camadas, resultantes de grandes cargas parasíticas TSV em projetos UMCP com camadas empilhadas escaláveis e IO ampla. Isso fornece uma plataforma de capacidade de memória universal.

PVP
59,14